赛灵思 FPGA技术社区

赛灵思 FPGA技术社区 Xilinx Social Media：　加入该社区

器件相关 (105)更多>>: 怎样测试赛灵思IC的本生性能好坏; GTP时钟问题; 一些MAC核的困惑; Xilinx FPGA，想用PC机并口对其进行JTAG模式编程; 请教下大家关于赛灵思FPGA时钟抖动的问题
开发套件 (46)更多>>: SDK使用; AccelDSP生成bit 文件; AccelDSP generate fixed point 时报错; system generator HDL网表的使用？; 这个论坛到底有没有高手？？？？？？？？？？？？？！！！！！！！！！！！！

LogiCORE IP (36)更多>>: FIR 滤波器IP核的调用; 询问生成rocketio硬核时错误; Virtex-6 DDR2芯片如果一直写，为什么间隔1us出现一个读呢？; GTP调试问题; 请教一下大家关于浮点ip核的Cycles per Operation
嵌入式系统设计 (35)更多>>: 求救关于SYSTEM GENTERATOR 数据串行处理并行输出; 这个论坛到底有没有高手？？？？？？？？？？？？？！！！！！！！！！！！！; ISE13.2版本与Modelsim什么版本可以匹配阿？; sata测试程序xapp870; PCIE中断的问题

设计考虑 (38)更多>>: ip核调用; 有没有芯片支持FPGA对SATA硬盘的读写; 求教：Spartan-6设计输出高频时钟问题; 关于MPMC中的NPI接口使用; 求高手指点
安装和设计输入 (12)更多>>: 是否可以用其他软件打开ISE中的原理图（Schematic）文件; 是否可以在unix下安装使用？; 9.2i ISE Text Editor - Asian language characters in ISE Text Editor are deleted when entering a new character; 10.1 ISE Text Editor - The text of an HDL file is not correctly highlighted; State Diagram Editor - Why are some of the outputs high during reset?

综合 (23)更多>>: FPGA中的不可综合; Illegal redeclaration of 'dout'; 初拥ISE 报错不知如何解决; xilinx编译出现错误; LVDS输出设置
仿真和验证 (47)更多>>: 后仿真库文件出问题; spartan3能用chipescope么？; DDS IP核的问题; 如何在ISE13.1中调用Modelsim时序时序仿真？; modelsim 报错：Global declarations are illegal in Verilog 2001 syntax.

时序和约束 (17)更多>>: Modelsim时序仿真; 计数器高位不计数; 请教chipscope 初始化扫描链问题，cable connection failed; 请教下有关约束的问题; 你好！我使用的是spartan 3a dsp 3400a的片子，综合报告里的时钟只有３.１７４Ｍ
高级流程 (12)更多>>: PicoBlaze的jtag loader怎么使用呀？; 请问有没有用FPGA Editor 完全手动创造一个工程的经历？希望交流一下; 11.2 Smartxplorer - ERROR "Could not determine cost table value from strategy name" while copying the best strategy; 10.1 SmartXplorer - Questions on System Requirements for Host Machines; 10.1 PlanAHead - What are the different integrated design views?

器件编程 (19)更多>>: XC95216-PQG160 -15C 用什么版本的JTAG下载软件？PC3电缆可以吗？; ERROR:Route - Found unroutable pin on net; 10.1编译关于vga程序出的问题; FPGA下载配置步骤问题; spartan3 PROM下载程序问题
配件设计工具 (15)更多>>: system generator关联matlab出错; 有没有XILINX ISE13.2版本的详细使用手册; How can I get the system generator demos?; v5 Configuration-done don't go high; Xilinx ISE 9.1i支持SystemVerilog的可综合语法吗？

实现 (17)更多>>: 多片ＦＰＧＡ的同步工作问题; PIC+Spartan 3e通信，Chipscope观测引脚值有误; 关于电缆连接失败的问题; Done did not go high; ISE:run out of memory 问题如何解决

最新活动更多

Xilinx FPGA专题报道

赛灵思 FPGA技术社区视频征集活动

视频更多

Xilinx Automotive Spartan-6 FPGATransceiver Demo

杂志更多

xilinx可编程逻辑器件技术详解

FPGA应用开发入门和典型实例