输入信号是经过整形后的方波，需要用FPGA测试输入信号的频率。
要求：产生1s的基准方波信号，并在此1s的方波信号上升沿到来时开始计数被测信号的上升沿，基准信号的下降沿到来时输出被测信号的上升沿个数，并同时输出最后一个被测信号含有的时钟脉冲数作为小数部分。
请教各位大虾的verilog实现 程序代码或者是相应算法！
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